.
verilog2vhdl মধ্যে VHDL এর & nbsp একটি বিদ্যমান Verilog নকশা রূপান্তর করতে চায় যারা উন্নত করা হয়েছে যে একটি উপযোগ; উত্পন্ন VHDL এর হিসাবে কাজ করতে পারে না এবং VHDL ডাটা টাইপ মেলা নিশ্চিত করার জন্য কিছু ম্যানুয়াল সংশোধনের প্রয়োজন হতে পারে. এটি প্ল্যাটফর্ম স্বাধীন এবং একটি এক্সিকিউটেবল বয়াম ফাইল হিসাবে bundled করার জন্য জাভা (1.6.x) উন্নত করা হয়েছে. লিনাক্স প্ল্যাটফর্মের জন্য এই বিনামূল্যে অনুবাদক ডাউনলোড করুন Windows এর জন্য এটা ডাউনলোড করতে এখানে ক্লিক করুন এখানে ক্লিক করুন.
ব্যবহার:
verilog2vhdl ইন simple_and.v শীর্ষ simple_and_top -out simple_and.vhd
বা
জাভা -jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar ইন simple_and.v শীর্ষ simple_and -out output.vhd
নির্দিষ্ট উপরে correspomding শুধু সত্তা তৈরি করতে -only_entity মত অন্যান্য সুইচ আছে. একইভাবে, নির্দিষ্ট মডিউল সংশ্লিষ্ট একটি কম্পোনেন্ট ঘোষণা তৈরি করতে -only_component আছে?
আবশ্যক :.
- জাভা 2 স্ট্যান্ডার্ড সংস্করণ রানটাইম এনভায়রনমেন্ট
পাওয়া মন্তব্যসমূহ না